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芯片源代码安全仿真软件Virtualyzr
    发布时间: 2017-04-03 14:22    
芯片源代码安全仿真软件Virtualyzr

芯片源代码安全仿真软件Virtualyzr




   
传统的侧信道评估和故障注入分析都是基于真实芯片(位于真实电路板上),或在FPGA仿真板上进行,Virtualyzr可以突破此限制,能够在芯片设计的早期阶段(如RTL阶段)评估其加密算法实施在侧信道及故障注入方面的安全性,此平台通过数字仿真和建模对设计源代码进行模拟分析,无需任何硬件设备的配合。
由于传统的安全评估方式往往是等到芯片流片之后,通过ASIC电路板进行线下测试来评估其安全性能,当发现安全风险时,必须重新修改电路,再次流片来验证安全漏洞是否被修正,这样的评估方式将耗费大量的人力物力,特别是将显著增加研发周期,延长产品上市时间,同时反复流片也会产生巨大的资源浪费和不必要的开销。

为了应对这一挑战,Secure-IC推出芯片源代码安全仿真软件Virtualyzr, 可以在芯片设计早期阶段,如RTL, Post-Synthesis 及Place & Route 等阶段即可完成所有安全评估,极大缩短产品研发周期,节省高昂的流片费用。



Virtualyzr支持:

   - 图形化界面及命令行界面,支持全自动化测试
   - 针对IP, SoC, 加密或非加密待测物,ASIC, FPGA, eFPGA等进行分析

   - 针对RTL寄存器传输级代码,Post-Synthesis综合后源文件,以及Place & Route布局布线源文件,网表Netlist等分别进行安全分析和评估
   - 无缝兼容第三方仿真工具:NCSIM(Cadence), VCS(Synopsys), ModelSim/Questasim(Mentor Graphics)等
   - 主流芯片EDA设计工具:Cadence,Synopsys,Mentor Graphics等
   - 主流FPGA及其对应集成开发环境:Xilinx及ISE/Vivado, Altera及Quartus, Actel/Microsemi及Libero
   - 经典侧信道分析Classic Side Channel Analysis, SCA,包括DPA, CPA, LRA, NICV等
   - 故障注入分析 Fault Injection,FI, 包括 FIA Clock Glitch, FIA Laser, FIA FIB, FIA EM等
   - 硬件Leakage Finder, 混合设计Mixed design分析
   - 兼容ISO/IEC 17825, 20085, CC, ISO/IEC 15408, FIPS 140等安全标准
   - 帮助芯片设计人员改进和提出DFS 安全设计方法




支持以下功能??椋ㄔ诔中欢细轮?/span>









无缝集成:

Virtualyzr可无缝集成到前期设计的每一个环节









分析流程:


    对加密算法VHDL/Verilog源代码(或其他源文件)进行安全仿真和分析,生成安全轨迹信号文件,对轨迹信号进行分析后得出安全评估结果,最后生成报告。






Virtualyzr与Analyzr对比:

       Virtualyzr针对VHDL/Verilog,Post-Synthesis综合后文件,Place & Route布局布线等源文件进行分析,无需任何硬件设备辅助,安全评估与分析更加灵活,可随时修改芯片源代码设计,随时验证,无需流片后再做板级验证,极大缩短芯片研发周期,为芯片安全设计人员提供非常灵活与便利的安全评估手段。







Virtualyzr工作界面:

Virtualyzr提供两种工作模式:图形化工作界面及命令行工作界面
图形化工作界面用于用户进行分析策略构建,修改,保存,脚本运行等,命令行工作界面主要用于实现全自动化测试。










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